Altera Arria II GX FPGA Development Board Manuel d'utilisateur Page 51

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Chapter 2: Board Components 2–43
Memory
February 2011 Altera Corporation Arria II GX FPGA Development Board Reference Manual
J7.5 Data bus byte lane 0
DDR2_DQ0
1.8-V SSTL Class I
AG21
J7.7 Data bus byte lane 0
DDR2_DQ1
AL29
J7.17 Data bus byte lane 0
DDR2_DQ2
AM29
J7.19 Data bus byte lane 0
DDR2_DQ3
AM28
J7.4 Data bus byte lane 0
DDR2_DQ4
AP29
J7.6 Data bus byte lane 0
DDR2_DQ5
AN28
J7.14 Data bus byte lane 0
DDR2_DQ6
AJ24
J7.16 Data bus byte lane 0
DDR2_DQ7
AJ25
J7.10 Write mask byte lane 0
DDR2_DM0
AK22
J7.13 Data strobe P byte lane 0
DDR2_DQS0
AM25
J7.11 Data strobe N byte lane 0
DDR2_DQSN0
AM26
J7.23 Data bus byte lane 1
DDR2_DQ8
AP27
J7.25 Data bus byte lane 1
DDR2_DQ9
AM24
J7.35 Data bus byte lane 1
DDR2_DQ10
AM23
J7.37 Data bus byte lane 1
DDR2_DQ11
AP25
J7.20 Data bus byte lane 1
DDR2_DQ12
AJ23
J7.22 Data bus byte lane 1
DDR2_DQ13
AL24
J7.36 Data bus byte lane 1
DDR2_DQ14
AG22
J7.38 Data bus byte lane 1
DDR2_DQ15
AH21
J7.26 Write mask byte lane 1
DDR2_DM1
AE19
J7.31 Data strobe P byte lane 1
DDR2_DQS1
AN24
J7.29 Data strobe N byte lane 1
DDR2_DQSN1
AP24
J7.43 Data bus byte lane 2
DDR2_DQ16
AL25
J7.45 Data bus byte lane 2
DDR2_DQ17
AK25
J7.55 Data bus byte lane 2
DDR2_DQ18
AP23
J7.57 Data bus byte lane 2
DDR2_DQ19
AM22
J7.44 Data bus byte lane 2
DDR2_DQ20
AL21
J7.46 Data bus byte lane 2
DDR2_DQ21
AL20
J7.56 Data bus byte lane 2
DDR2_DQ22
AJ21
J7.58 Data bus byte lane 2
DDR2_DQ23
AH20
J7.52 Write mask byte lane 2
DDR2_DM2
AG19
J7.51 Data strobe P byte lane 2
DDR2_DQS2
AP21
J7.49 Data strobe N byte lane 2
DDR2_DQSN2
AP22
J7.61 Data bus byte lane 3
DDR2_DQ24
AN21
J7.63 Data bus byte lane 3
DDR2_DQ25
AM21
J7.73 Data bus byte lane 3
DDR2_DQ26
AE18
J7.75 Data bus byte lane 3
DDR2_DQ27
AP18
J7.62 Data bus byte lane 3
DDR2_DQ28
AH19
Table 2–42. DDR2 SODIMM Pin Assignments, Signal Names and Functions (Part 2 of 4)
Board Reference Description Schematic Signal
Name
I/O Standard
Arria II GX
Device
Pin Number
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